TY  - GEN
AV  - public
A1  - Wagner, Gregor
TI  - Entwicklung einer Testumgebung für einen ASIC im Rahmen des ATLAS L-1-Triggers
KW  - Chip-Tester 
KW  -  Verdoppelung der Datenrate 
KW  -  Adapterboard 
KW  -  Jetalgorithmus 
KW  -  TriggerASIC 
KW  -  ATLAS 
KW  -  LHC
ID  - heidok24
UR  - https://archiv.ub.uni-heidelberg.de/volltextserver/24/
Y1  - 1996///
N2  - Am Large-Hadron-Collider (LHC) werden Protonenpakete mit einer Frequenz von 40 MHz zur Kollision gebracht. Die dabei in einem Detektor auftretenden hohen Daten- mengen müssen von einem Triggersystem verarbeitet werden. Nach der Digitalisierung werden die Signale zur Reduzierung der Datenkanäle serialisiert, was zu einer Erhöhung der Übertragungsrate pro Datenkanal führt. Ein Ansatz der ersten Triggerstufe des ATLAS-Detektors sieht vor, alle Komponenten des Level-1-Kalorimetertriggeralgorith- mus für einen eingeschränkten Raumwinkelbereich auf einem Application Specific In- tegrated Circuit (ASIC) zu implementieren. Dieser erhält Eingangsdaten vom Ka- lorimeter mit einer Datenrate von 800 Mbit/s. Die vorliegende Diplomarbeit hatte zum Ziel, einen Test-ASIC (TASIC), der eine Vorstufe zum Triggerprozessor-ASIC darstellt, zu testen. Wie der Prozessor-ASIC benötigt auch der TASIC Testsignale mit einer Datenrate von 800 Mbit/s. Der HP82000 Chip-Tester, mit dem die Tests durchgeführt wurden, erzeugt digitale Signale mit einer Datenrate von 400 Mbit/s. Als Grundvoraussetzung für den Test wurde eine Platine zur Verdoppelung der Da- tenrate entwickelt. Um die Testsignale zum TASIC zu leiten und Signale aus diesem auslesen und mit dem Chip-Tester auswerten zu können, wurde ein Adapterboard für den TASIC entworfen. Zum Jettriggeralgorithmus, der auf dem Prozessor-ASIC imple- mentiert wird, sind Monte-Carlo-Simulationsstudien zum Vergleich mit einer weiteren Implementierung des Jetalgorithmus durchgeführt worden. Nach einem einleitenden Kapitel, das die physikalischen Grundlagen am LHC und den ATLAS-Detektor kurz beschreibt, wird in Kapitel 2.1 die erste Triggerstufe des ATLAS-Triggersystems vorgestellt. Es werden die Triggeralgorithmen und ihre kon- krete Implementierung auf dem Prozessor-ASIC beschrieben. Die Ergebnisse der Jet- trigger-Simulationen finden sich im Anschluß an die Darstellung der beiden Jetalgo- rithmen. Eine detaillierte Funktionsbeschr
ER  -