Englische Übersetzung des Titels: Evolution in Hardware : an Experimental Platform for the Parallel Training of Analog Neural Networks

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Abstract

Evolution in Hardware - Eine Experimentalplattform zum parallelen Training analoger neuronaler Netzwerke Künstliche neuronale Netzwerke eignen sich aufgrund der in den Neuronen und Synapsen verteilten Rechenoperationen für eine parallele Implementierung in hochintegrierten Schaltungen. Durch die Kombination aus analoger Berechnung und digitaler Kommunikation können mit geringem Stromverbrauch hohe Rechengeschwindigkeiten skalierbar erreicht werden. Diese Geschwindigkeit ist aber nur praktisch nutzbar, wenn die neuronale Hardware in ein System eingebettet wird, das hohe Geschwindigkeiten sowohl bei der Ansteuerung als auch bei der Implementierung der Trainingsalgorithmen sicherstellt. Diese Arbeit stellt eine Experimentalplattform vor, die einen Mikroprozessor zur Ausführung der Trainingsalgorithmen mit programmierbarer Logik und einem gemischt analog-digitalen neuronalen Netzwerkchip kombiniert. Die erste Hardwaregeneration basiert auf einer PCI-Karte, die in einem Standard-PC betrieben wird. Die zweite Generation bietet durch Verwendung eines FPGAs mit integriertem Mikroprozessor die gleiche Funktionalität auf einer einzigen Leiterplatte. Bis zu 16 dieser Netzwerkmodule können, verbunden über eine Backplane, parallel betrieben werden. Durch die Implementierung des Trainings in Software sind beliebige Algorithmen realisierbar. Um das Training mit evolutionären Algorithmen zusätzlich zu beschleunigen, wurde ein Koprozessor entwickelt, der die daten- und rechenintensiven Teile des Trainings unter vollständiger Kontrolle durch die Software innerhalb der programmierbaren Logik ausführt. Anhand von praxisrelevanten Klassifikationsproblemen konnte gezeigt werden, dass die Ergebnisse dieses evolutionären Trainings sehr gut mit anderen Lösungen auf der Basis neuronaler Netzwerke konkurrieren können.

Übersetzung des Abstracts (Englisch)

Evolution in Hardware - An Experimental Platform for the Parallel Training of Analog Neural Networks Due to the fact that computing processes can be carried out in parallel in both neurons and synapses artificial neural networks are well suited for a parallel implementation in highly integrated circuits. By combining analog computing with digital communication, it is possible to build a scalable network with a high computation speed and low power consumption. To take full advantage of the neural hardware, it has to be embedded in a system that provides for a high-speed access as well as a fast implementation of the training algorithms. This thesis describes an experimental platform consisting of a microprocessor to carry out the training algorithms, programmable logic and a mixed-signal neural network microchip. The first generation uses a PCI-Adapter within a standard PC. By utilizing an FPGA with an embedded microprocessor, the second generation offers the same functionality on a single printed circuit board. Up to 16 of those network modules can be used in one backplane in parallel. Since the training is implemented in software, any kind of algorithms can be used. To accelerate the training with evolutionary algorithms, a specific coprocessor was developed to perform the computing intensive parts of the training in programmable logic and under full software control. By solving real-world classification tasks it was demonstrated that the results obtained with evolutionary algorithms using this platform are comparable to other neural network solutions.